Бюллетень ЕАПВ "Изобретения (евразийские заявки и патенты)"
Бюллетень 09´2013

  

(11) 

018679 (13) B1       Разделы: A B C D E F G H    

(21) 

201101405

(22) 

2011.10.27

(51) 

H04B 1/06 (2006.01)
H04L 7/00
(2006.01)
H04L 27/14
(2006.01)

(31) 

2011100562

(32) 

2011.01.11

(33) 

RU

(43) 

2012.08.30

(71) 

(73) ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ АВТОНОМНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ПРОФЕССИОНАЛЬНОГО ОБРАЗОВАНИЯ "СИБИРСКИЙ ФЕДЕРАЛЬНЫЙ УНИВЕРСИТЕТ" (СФУ) (RU)

(72) 

Кузьмин Евгений Всеволодович, Сенченко Яна Ивановна (RU)

(74) 

Ярыгина А.Л. (RU)

(54) 

УСТРОЙСТВО УСКОРЕННОЙ СИНХРОНИЗАЦИИ ПРИЕМНИКА ШУМОПОДОБНЫХ СИГНАЛОВ С МИНИМАЛЬНОЙ ЧАСТОТНОЙ МАНИПУЛЯЦИЕЙ

(57) Устройство ускоренной синхронизации приемника шумоподобных сигналов с минимальной частотной манипуляцией, включающее аналого-цифровой преобразователь, вход которого является входом устройства, блок фазовой синхронизации с фазовым дискриминатором, содержащим первый и второй перемножители, сигнальные входы которых объединены и подключены к выходу аналого-цифрового преобразователя, а опорные входы соответственно соединены с квадратурными выходами синтезатора отсчетов несущей частоты, третий, четвертый, пятый, шестой и седьмой перемножители, вычитатель и первый сумматор, первый и второй интеграторы, решающий блок, выход которого является выходом демодулятора, а также первый петлевой фильтр, вход которого подключен к выходу третьего перемножителя, сигнальный вход которого подключен к выходу второго интегратора, а опорный вход третьего перемножителя подключен к выходу решающего блока, вход которого соединен с выходом первого интегратора, при этом сигнальные входы четвертого и шестого, пятого и седьмого перемножителей попарно объединены и подключены к выходам соответственно первого и второго перемножителей, выходы четвертого и седьмого, пятого и шестого перемножителей объединены соответственно через вычитатель и первый сумматор, к выходам которых подключены первый и второй интеграторы соответственно, блок кодовой синхронизации, содержащий временной дискриминатор, включающий восьмой и девятый перемножители, сигнальные входы которых соединены соответственно с выходами первого и второго перемножителей, а опорные входы восьмого и девятого перемножителей соединены с попарно объединенными опорными входами шестого и седьмого, четвертого и пятого перемножителей соответственно и подключены к квадратурным выходам синтезатора отсчетов опорных квадратурных сигналов, второй сумматор, десятый и одиннадцатый перемножители, третий интегратор, а также последовательно соединенные второй петлевой фильтр, управляемый генератор тактовой частоты и генератор кода, к дополнительным выходам которого подключен дешифратор, при этом выходы восьмого и девятого перемножителей объединены через второй сумматор, к выходу которого подключен сигнальный вход десятого перемножителя, опорный вход которого подключен к инверсному выходу генератора кода, а выход перемножителя соединен со входом третьего интегратора, один вход одиннадцатого перемножителя подключен к выходу третьего интегратора, другой вход подключен к выходу решающего блока, а выход одиннадцатого перемножителя соединен со входом второго петлевого фильтра, прямой выход генератора кода соединен со входом синтезатора отсчетов опорных квадратурных сигналов, а выход дешифратора соединен с синхронизирующими входами первого, второго и третьего интеграторов, отличающееся тем, что в блок фазовой синхронизации дополнительно введен блок управления шумовой полосой устройства, вход которого соединен с выходом первого петлевого фильтра, а выход - со входом синтезатора отсчетов несущей частоты, блок управления шумовой полосой устройства содержит третий петлевой фильтр, первый вход которого является входом блока управления шумовой полосой устройства, второй вход подключен к выходу мультиплексора, а выход третьего петлевого фильтра является выходом блока управления шумовой полосой устройства, адресный вход мультиплексора соединен с выходом компаратора, разрешающий вход которого соединен с выходом инвертора, а вход инвертора подключен к выходу компаратора, при этом первый и второй сигнальные входы мультиплексора объединены соответственно с первым и вторым сигнальными входами компаратора и подключены к выходам первого и второго программируемых постоянных запоминающих устройств соответственно, причем разрешающие входы первого и второго программируемых постоянных запоминающих устройств объединены и подключены к выходу источника ЭДС, суммирующий асинхронный счетчик, выходы которого соединены с адресными входами первого программируемого постоянного запоминающего устройства, а разрешающий вход суммирующего асинхронного счетчика подключен к выходу источника ЭДС, и преобразователь кода, выходы которого соединены с адресными входами второго программируемого постоянного запоминающего устройства, а вход преобразователя кода подключен к выходу источника ЭДС.

Увеличить масштаб


наверх